A time scaling theory for multi-layer electronic systems
Huawei Technologies Co., Ltd.2026-07-2023 页
报告概述
本报告提出一种全新的半导体缩放理论——τ scaling，将时间常数τ作为跨晶体管、电路、芯片和系统四个层面的统一优化目标，以替代传统几何缩放。报告基于华为半导体团队在2020-2026年间量产381款芯片的经验，详细阐述了LogicFolding（逻辑折叠）技术在移动SoC上的验证成果，以及Unified Bus、Hi-ONE和3D Folding在AI系统中的应用。该理论旨在为后摩尔时代提供可量化的性能提升路线，并重新定义计算堆栈的优化方向。
报告的核心结论
τ scaling取代几何缩放成为半导体新指导原则
报告认为，几何缩放带来的收益已趋平，应将时间常数τ作为跨层级统一优化目标。τ scaling通过减少各层延迟（从晶体管开关到系统响应）实现持续进步，其缩放因子因应用而异：移动设备约1.3，自动驾驶约1.5，AI可达10。
LogicFolding在固定节点上实现密度与能效跃升
通过将逻辑电路垂直堆叠并采用细间距混合键合，Kirin 2026在相同工艺节点下晶体管密度从155跃升至238 MTr/mm²，时钟频率提升13%，同性能下功耗降低41%。这证明了不依赖先进光刻即可获得代际性能改善。
AI系统中通信延迟可压缩约500倍
Unified Bus消除多层协议栈，实现内存语义级直连，使端到端远程访问延迟从数十微秒降至约100纳秒。结合近封装光引擎Hi-ONE（单模块8 Tb/s），AI集群可像单一芯片一样协同工作。
逻辑与内存的重新融合是必然趋势
AI工作负载下数据移动成为主导瓶颈，HBM、混合键合和3D堆叠SRAM推动逻辑与内存紧密集成。报告指出，这既是技术问题也是产业链结构问题，未来十年将重塑半导体供应链格局。
未来十年硬件集成预测增长超100倍
基于τ scaling框架，通过3D Folding解决2.5D扇出困境，预计到2035年AI硬件集成度增长超过100倍。CPU性能核频率将于2029年突破4 GHz，Kirin SoC能效在3-5年内翻倍以上。
报告回答的关键问题
摩尔定律失效后半导体如何继续发展？
报告提出τ scaling作为替代理论：以时间常数τ为统一目标，通过垂直集成（LogicFolding）、系统级互联优化（Unified Bus）和光互连（Hi-ONE）等多技术路径持续提升性能，而非依赖晶体管尺寸缩小。
如何在不依赖先进制程下提升芯片性能？
LogicFolding技术展示了一条可行路径：通过3D堆叠逻辑电路并采用亚2μm混合键合，将关键路径分配至垂直层，使信号传输距离缩短、寄生RC降低，从而在相同工艺节点下实现密度、频率和能效的大幅提升。
AI数据中心面临的主要瓶颈是什么？
报告指出数据移动是最大瓶颈：超过80%的能源用于数据传输，70%的系统成本用于数据存储。τ scaling通过Unified Bus将协议转换延迟降低两个数量级，并通过近封装光学I/O解决铜互连的带宽和功耗极限。
什么是扇出困境？3D Folding如何解决？
扇出困境指2.5D封装中计算能力随面积（N²）缩放，而内存带宽、I/O和供电仅随周长（N）缩放。3D Folding将边缘资源转移到垂直表面，使这些资源也按N²缩放，从而恢复平衡，支撑持续扩展。
报告中的代表性数据
155 → 238 MTr/mm²
晶体管密度提升
2025-2026单代，Kirin SoC从传统平面设计（Kirin9030 Pro）到LogicFolding（Kirin 2026），在相同成熟工艺节点上实现单代密度跃升，计算面积利用率为68%。
41%
功耗降低 (同性能下)
2026年，Kirin 2026与Kirin9030 Pro在同性能目标下对比，电压从1.1V降至0.9V，频率从2.75GHz降至2.5GHz，归一化功耗为0.59。
约500倍
远程访问延迟降低
2026年，Unified Bus将传统TCP/IP类堆栈的数十微秒延迟压缩至约100纳秒，实现内存语义级直连。
以上数据根据报告摘要整理，具体统计口径和数值请以完整报告原文为准。
完整报告包含什么
- τ scaling理论的完整数学框架：包含τ在不同层级（晶体管、电路、芯片、系统）的分解公式，以及每年缩放因子α的行业差异化预测。
- LogicFolding技术细节：混合键合间距、TSV尺寸、覆盖精度、良率等关键工艺参数，以及与传统2D设计的对比数据。
- Kirin SoC实测结果：包括晶体管密度、时钟频率、功耗、SRAM性能、时钟树优化等多项指标的详细表格和图表。
- Unified Bus架构：协议设计、硬件实现、与PCIe/NVLink的性能对比，以及内存语义一致性机制的说明。
- Hi-ONE光引擎：模块架构、线性驱动设计、误码率容错策略，以及与传统DSP方案的功耗对比。
- 3D Folding路线图：从2026年至2035年AI加速器集成度增长规划，包括Ascend系列产品的演进路径。
- 开放挑战：EDA工具链需求、层间工艺变异应对方案、垂直互连开销评估、能耗约束及τ基准测试方法的讨论。
- 381款量产芯片的总结性数据：覆盖移动、AI、汽车、工业和基础设施领域，验证τ scaling的普适性。
- 逻辑与内存融合的经济分析：技术趋势与产业链结构调整的行业影响评估。
- 参考文献：32篇相关文献，涵盖器件物理、集成工艺、系统架构和交互网络等领域。
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