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报告概述

本报告是对IEDM 2025会议的技术综述，由多位半导体行业分析师撰写，系统梳理了芯片制造领域的最新研究成果。报告覆盖3D NAND、先进逻辑互连、二维材料（TMD）及CFET晶体管四大核心主题，深入分析了SK海力士、三星、台积电、IMEC等领先机构在存储密度提升、互连材料替代、晶体管结构演进等方面的突破。报告旨在帮助读者理解半导体技术从GAA向CFET的转折、NAND缩放的多路径策略，以及二维材料从实验室走向量产的制造挑战与进展。

报告的核心结论

3D NAND垂直层数扩展仍是成本效率最高的密度提升方式

SK海力士321层V9 NAND相比238层V8每晶圆存储容量提升44%，但增加堆叠层数导致工艺步骤增加30%，且每堆叠的层数上限约120层，推动行业向多堆叠架构发展。三星则跳过3xx层直接迈向43x层。

钼作为字线金属可显著降低NAND接触电阻并提升读取性能

三星在IEDM展示将字线金属从钨切换为钼，接触电阻降低40%，读取时间改善超30%，寿命测试失效率降低94%。但钼的ALD工艺不成熟、易氧化且应力控制困难，需通过MoN种子层转化实现无衬层工艺。

CFET晶体管有望在2030年代A7/A5节点取代GAA

台积电成功制造出栅极间距低于48nm的CFET环形振荡器和6T SRAM，单元高度相比单层纳米片降低30%以上。IMEC规划了从A7到A3节点的CFET缩放路线，采用Omega-gate、混合晶向等增强技术，但热效应和制造复杂度仍是挑战。

二维材料在逻辑器件中的应用仍受限于制造一致性和p型性能

MoS₂等TMD在超薄沟道中可抑制源漏隧穿，但接触电阻在低偏压下难以达标，p型器件因费米钉扎和界面缺陷性能远逊于n型。台积电通过插入中间层将空穴迁移率提升至100 cm²/V·s以上，但亚阈值摆幅仍远高于硅器件。

钌互连在10nm以下节点展现出电阻优势，但需解决自对准与集成挑战

三星通过晶粒取向工程使钌互连在300nm²截面电阻降低46%，IMEC在16nm间距实现双层钌互连良率超80%。但钌的CMP、气隙保护及与现行工艺的兼容性仍是量产瓶颈。

报告回答的关键问题

IEDM 2025最受关注的技术突破是什么？

台积电首次展示CFET环形振荡器和6T SRAM，将晶体管堆叠从概念推进到电路级验证，是本届会议最突出的里程碑。此外，SK海力士的多站点单元架构（5bpc）和三星的钼字线工艺也备受关注。

3D NAND堆叠层数增加面临哪些核心挑战？

增加层数主要受限于高深宽比刻蚀、晶圆应力和层间对准。SK海力士每堆叠约120层后需增加新堆叠，导致工艺步骤增加30%。三星跳过3xx层直接开发43x层，以平衡成本和性能。

CFET何时能取代GAA进入量产？

台积电目标在2030年代实现CFET商业化，最早可能用于A7（约2028-2030年）或A5节点。IMEC规划了从A7到A3的缩放路径，但需解决热管理、寄生电容和制造良率等问题。

二维晶体管有哪些关键的制造瓶颈？

主瓶颈包括：晶圆级均匀生长/转移、低偏置下接触电阻过高、p型器件性能落后、层数控制导致的电学变异性。目前尚无成熟的替代掺杂技术，依赖功函数工程和界面优化。

后铜互连时代哪种材料最可能成为替代方案？

钌是目前最受关注的替代材料，在10nm以下节点电阻率优势明显。三星和IMEC分别展示了晶粒取向工程和自对准通孔技术，但钌的CVD/PVD工艺成熟度及与现有蚀刻/平坦化的兼容性仍需优化。

报告中的代表性数据

44%

SK海力士321层NAND存储密度提升

V9相比V8，每片晶圆存储容量提升44%，得益于从238层增至321层，但工艺步骤增加30%。

40%

三星钼字线接触电阻降低幅度

未明确，相比钨字线，钼使接触电阻降低40%，读取时间改善超30%。

>80%

IMEC 16nm间距钌互连良率

未明确，IMEC成功实现16nm间距双层钌互连，良率超过80%。

以上数据根据报告摘要整理，具体统计口径和数值请以完整报告原文为准。

完整报告包含什么

  • SK海力士V9 321层NAND技术深入解析：包括三堆叠架构、低应力材料、局部应力控制及横向缩放（块间距缩小11%），以及每比特成本对比。
  • 三星钼（Mo）字线工艺细节：MoN种子层转化、无衬层ALD沉积、接触电阻测试数据及与钨工艺的成本/性能权衡。
  • SK海力士多站点单元（Multi-Site Cell）架构：5bpc实现原理、通道分割工艺、器件TEM图像及研发阶段性能数据。
  • 三星钌互连晶粒取向工程：99%（001）取向ALD工艺、电阻率降低46%的实验数据、TCAD仿真RC降低26%及在GAA结构中的应用。
  • IMEC 16nm钌金属化全流程：自对准通孔工艺、双层金属集成、气隙保护、TDDB可靠性数据及良率结果。
  • 二维材料专题：台积电2D FET研究（中间层工程、p型性能提升、EOT缩放）、IMEC 300mm干法转移技术、接触电阻目标与最优几何构型仿真。
  • 台积电CFET研发历程：从2023年单器件到2025年101级环形振荡器和6T SRAM，包括Nanosheet Cut Isolation和Butted Contacts两种关键DTCO技术。
  • IMEC CFET单片集成方案：Si（110）pMOS与（100）nMOS异质晶向键合衬底、SiCN键合MDI、源漏外延电阻优化及未来混合沟道（Si/SiGe）前景。
  • IMEC CFET缩放路线图：从A7到A3节点，包括3.5-Track单栅设计、Omega-gate改进、混合晶向驱动电流提升及背面供电集成。
  • IEDM 2025 NAND与逻辑技术的综合展望：各厂商技术路线对比、WFE设备需求变化（Lam/AMAT/TEL份额）、以及摩尔定律是否触及物理极限的讨论。

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