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报告概述

本白皮书由华为技术有限公司发布，系统介绍昇腾950系列NPU芯片（包括昇腾950PR和950DT）的整体架构、核心特性与创新技术。报告围绕AI子系统、存储体系、互联组网、通信加速及超节点能力等模块展开，详细阐述第三代达芬奇架构在计算效率、编程易用性、低精度支持等方面的突破。读者可通过本报告了解该芯片如何应对大模型时代对算力、带宽和扩展性的挑战，为AI基础设施选型提供技术参考。

报告的核心结论

第三代达芬奇架构原生支持MXFP4等低精度格式，张量算力提升4倍。

昇腾950系列芯片的Cube Core新增HiF8、MXFP8、MXFP4等低精度浮点格式，其中MXFP4张量浮点峰值算力相比上一代BF16提升高达4倍，有效适配大模型量化需求，在相同功耗下实现更高性能。

超节点规模从384卡提升至8192卡，集群支持超128K卡。

依托灵衢总线2.0和灵活组网技术（如Clos、nD-Mesh），昇腾950系列支持超节点（Super Node）规模从上一代384卡跃升至8K（8192卡），整体集群规模可超过128K卡，满足万亿参数大模型的分布式训练需求。

面向Transformer类模型深度优化，FlashAttention单核性能提升1.5-2倍。

报告指出，针对大语言模型关键算子如FlashAttention，昇腾950通过Cube-Vector融合通路、增强Softmax计算效率及低精度格式支持，单核性能较上一代提升1.5至2倍，显著缩短预训练与推理时间。

L2 Cache采用Sector Cache和Chiplet UMA架构，随机访存性能提升2倍。

昇腾950配置128MB全局L2 Cache，支持128B Sector精细管理和跨Die一致性。在离散小包访问和随机访存场景下，同带宽条件下性能较上一代提升2倍以上，有效缓解内存墙瓶颈。

报告回答的关键问题

昇腾950系列芯片如何应对大模型训练中的通信瓶颈？

报告指出，昇腾950通过灵衢总线2.0实现单芯片2TB/s互联带宽，支持URMA异步拷贝和UB Memory同步访存，并配备CCU集合通信加速单元硬件卸载通信任务，大幅降低通信延迟，同时支持超节点8192卡规模，满足大模型All-to-All通信需求。

第三代达芬奇架构的SIMD/SIMT混合编程有什么优势？

该架构以SIMD为主、SIMT为辅，SIMD承担规则向量计算以发挥高算力效率，SIMT处理离散访问和复杂分支。混合编程允许开发者根据算子特征灵活选择模式，兼顾性能与编程易用性，并支持快速切换，加速算法创新。

昇腾950PR和950DT两款芯片的主要区别是什么？

两者采用共架构设计，主要区别在片上内存：950PR配备128GB容量、1.6TB/s带宽，侧重高性能推荐与大模型Prefill阶段；950DT配备144GB容量、4TB/s带宽，专为大模型全生命周期（预训练、后训练、推理）优化，提供更高内存带宽。

昇腾950如何支持多模态和推荐等异构计算场景？

该芯片集成AI Core（Cube+Vector）、AI CPU（Linx816）、DVPP图像处理子系统及安全引擎，形成多元异构计算体系。Vector Core算力翻倍并支持高灵活度计算，加强推荐算法和多模态处理；DVPP提供硬件级图像编解码预处理，减少AI Core负载。

报告中的代表性数据

2007 TFLOPS

MXFP4张量浮点峰值算力（昇腾950DT满配）

资料未明确，基于昇腾950DT芯片36个Cube Core的MXFP4精度总算力，相比上一代BF16提升4倍，适用于量化后的生成式大模型训练与推理。

2 TB/s

单芯片互联带宽

资料未明确，整芯片集成72 Lane HiLink SerDes，每Lane 112Gbps，峰值双向IO带宽达2TB/s，支持URMA、UB Memory等协议，用于超节点内高速互联。

4 TB/s

高速片上内存带宽（昇腾950DT）

资料未明确，昇腾950DT配备最高144GB容量、4TB/s带宽的高速片上内存，专为大模型全生命周期提供超大内存带宽，缓解内存墙瓶颈。

以上数据根据报告摘要整理，具体统计口径和数值请以完整报告原文为准。

完整报告包含什么

  • 关键术语与定义：表格形式列出AIC、AIV、AI CPU、UB、URMA等核心术语的详细描述，帮助读者快速理解架构概念。
  • 架构概述与芯片规格：包含昇腾950PR和950DT的详细规格表，涵盖Cube/Vector核数、算力（多种精度）、内存容量带宽、IO端口等各项指标。
  • AI子系统深度剖析：分节讲解第三代DaVinci Core的Cube Core（支持低精度格式、L0C Buffer优化）、Vector Core（双发射SIMD架构、SIMD/SIMT混合编程）以及NDDMA指令和同步机制。
  • 存储子系统详解：说明片上内存（128GB/144GB）、L2 Cache（128MB、Sector Cache、Chiplet UMA架构）及各级Local Memory的容量与特性。
  • 软硬协同调度STARS 2.0：描述硬件调度器如何管理AI Core、CPU、DVPP、CCU等资源，支持Group调度、算力切分及Host任务下沉。
  • 图片处理子系统（DVPP）：介绍VPC、JPEGD、JPEGE的硬件加速能力，包括最大分辨率、处理帧率及与主流库对标情况。
  • 互联子系统全面解析：涵盖URMA、UB Memory、CCU集合通信引擎、UBoE、PCIe 5.0及UB On Chip Switch，并给出端口复用与组网拓扑方案。
  • 超节点能力与组网方案：展示基于UB Switch构建的K级超节点，以及通过UB直连超大内存池、存储资源池和以太世界的互通架构图。
  • 安全声明与参考资源：提供漏洞处理流程链接，并列出《Ascend C编程指南》、《基于灵衢的超节点参考架构白皮书》等进一步参考资料。

本页内容由川海智库整理，用于帮助读者快速了解报告主题、核心观点和主要内容。由于报告量大、人工能力有限，部分观点、数据、统计口径或表述可能存在偏差，具体内容请以完整报告原文为准。

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